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IDT7025S/L
High-Speed 8K x 16 Dual-Port Static RAM
Waveform of Interrupt Timing (1)
t WC
Military, Industrial and Commercial Temperature Ranges
ADDR "A"
INTERRUPT SET ADDRESS
(2)
t AS (3)
t WR
(4)
CE "A"
R/ W "A"
t INS (3)
INT "B"
2683 drw 17
t RC
ADDR "B"
INTERRUPT CLEAR ADDRESS
(2)
t AS (3)
CE "B"
OE "B"
t INR (3)
INT "B"
2683 drw 18
NOTES:
1. All timing is the same for left and right ports. Port “A” may be either the left or right port. Port “B” is the port opposite from “A”.
2. See Interrupt Flag Truth Table.
3. Timing depends on which enable signal ( CE or R/ W ) is asserted last.
4. Timing depends on which enable signal ( CE or R/ W ) is de-asserted first.
Truth Tables
Truth Table I — Interrupt Flag (1)
Left Port
Right Port
L
H
L
H
R/ W L
L
X
X
X
CE L
L
X
X
L
OE L
X
X
X
L
A 0L -A 12L
1FFF
X
X
1FFE
INT L
X
X
(3)
(2)
R/ W R
X
X
L
X
CE R
X
L
L
X
OE R
X
L
X
X
A 0R -A 12R
X
1FFF
1FFE
X
INT R
(2)
(3)
X
X
Function
Set Right INT R Flag
Reset Right INT R Flag
Set Left INT L Flag
Reset Left IN T L Flag
NOTES:
1. Assumes BUSY L = BUSY R = V IH .
2. If BUSY L = V IL , then no change.
3. If BUSY R = V IL , then no change.
2689 tbl 16
4.
INT R and INT L must be initialized at power-up.
17
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